迎戰AI「I/O 牆」！台積電揭COUPE兩大發展方向 下一步要與CoWoS深度整合
為解決AI運算所帶來的傳輸瓶頸，台積電副處長兼專案副處長陳明發在SEMICON TAIWAN 2026矽光子論壇中發表專題演說，首度詳細揭露台積電緊湊型通用光子引擎（COUPE）平台的兩大頻寬擴展技術路徑，並強調下一步將全力推動COUPE與CoWoS先進封裝的異質整合，最高可支援達3.3倍光罩尺寸，為次世代高階AI與高效能運算（HPC）系統提供突破物理極限的光傳輸解決方案。
台積電副處長兼專案副處長陳明發今天在SEMICON Taiwan 2026的矽光子國際論壇指出，根據高盛預測，全球AI Token用量至2030年將達到120萬兆個，較2026年暴增24倍，且主要由Agentic AI帶動。然而，當前AI運算力每兩年大幅增長3倍，傳統I/O頻寬每兩年卻僅成長1.4倍，兩者增速失衡形成嚴峻的「I/O牆（I/O Wall）」，傳統銅導線在高頻率下已無法滿足長距離傳輸需求。
他強調，從銅線轉移至共同封裝光學（CPO）與中介層光學（OOI）架構勢在必行，相較傳統銅線，光傳輸可帶來4至10倍的能源效率提升，並將傳輸延遲大幅降低10至20倍，成為實現AI資料中心垂直與橫向擴展的核心關鍵。
針對台積電自研的COUPE平台架構，陳明發說明，該技術運用TSMC-SoIC鍵合技術將電子晶片（EIC）與光子晶片（PIC）整合，並同步支援光柵耦合器（GC）與邊緣耦合器（EC）。為了全面擴展頻寬，台積電規劃出兩大發展方向。
第一是「更快且更窄（Faster and Narrower）」策略，聚焦推升單通道速率由200Gbps至400Gbps以上，並將通道數由16路擴展至128路以上，帶動總頻寬由3.2Tbps大幅躍升至12.8Tbps以上，第二則是「較慢但更寬（Slower and Wider）」策略，專注於擴增波長多工（WDM）數量，由單波長逐步擴展至4、8、16波長甚至更高。
在技術效能進展上，陳明發公布2025至2026年間的多項關鍵改良數據，包括透過優化電感峰值使微環調變器（MRM）頻寬提升約1.8倍，1D GC與2D GC的插入損耗分別改善5.3%與11%，氮化矽邊緣耦合器的偏振相關損耗（PDL）亦改善4.6%，晶圓內端耦合損耗範圍更精準控制在9.8%以內。面對現場提問良率與測試痛點，陳明發表示，台積電已能在晶圓型態下製作出EC端面，協助客戶在封裝前進行晶圓級測試（CP測試），避免不良晶片進入CPO組裝造成龐大成本浪費。此外，台積電亦提供涵蓋Cadence與Synopsys工具的完整PDK，全力加速客戶產品上市。
展望未來發展藍圖，陳明發強調異質整合是推升COUPE效能的核心關鍵，台積電不僅能將調變器、SOA光放大器與光源整合至COUPE背面，COUPE更可直接作為光學中介層運作，支援達3.3倍光罩尺寸，如同CoWoS-S般具備極高的架構彈性。
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