英特爾2045年3D晶片布局曝光！高層示警先進晶圓產能難增10倍
隨著人工智慧（AI）算力需求持續攀升，先進晶圓製造的產能擴張正面臨設備供應與製造成本等挑戰。英特爾(INTC-US) 技術長Pushkar Ranade指出，以全球現有半導體製造設備規模來看，先進製程晶圓產量要擴大10倍並不容易，相較之下，提升至約2倍更具現實可能性。
根據科技Podcast《Dwarkesh Podcast》10月22日發布的英特爾晶圓廠探訪與高階主管訪談，先進製程的發展瓶頸不只在於晶片設計與製程微縮，還涉及極紫外光（EUV）微影設備、蝕刻與薄膜沉積設備等上游供應能力。若要進一步擴大產能，設備供應鏈也必須同步成長。
訪談也將焦點延伸至未來20年的晶片製造技術，涵蓋英特爾14A製程、高數值孔徑極紫外光（High-NA EUV）微影、背面供電、互補場效電晶體（CFET）及混合鍵合等技術，探討晶圓廠如何突破現有製造模式的限制。
英特爾14A研發逾3年 避免重蹈10奈米延期覆轍
英特爾主管Chris Auth透露，14A製程已研發超過3年，一套先進製程涉及約2,000道製造步驟。從研發走向量產，除了設備配置與製程最佳化，缺陷控制及良率提升也是重要工作，必須確保製程能夠穩定投入大規模生產。
英特爾過去曾因10奈米製程延遲而面臨挑戰，原因包括過於積極的電晶體密度提升目標，以及同時導入複雜的製程創新。
為降低類似風險，公司如今透過技術成熟度評估與階段性審查機制，控制單一製程節點同時導入重大創新的數量，提升量產時程的可預測性。
在微影技術方面，High-NA EUV是14A的重要技術選項之一。這項技術將數值孔徑從0.33提高至0.55，單次曝光的解析能力可提升約1.7倍。
英特爾認為，搭配背面供電技術，High-NA EUV有望減少部分複雜圖形所需的多重曝光步驟，但實際採用與否，仍須考量成本及客戶的晶片設計需求。
背面供電則是另一項重要發展方向。傳統晶片的電源與訊號布線主要位於電晶體上方，背面供電技術將電源網路移至晶圓背面，釋放正面布線空間，有助改善供電效率、減少互連擁擠，為先進製程持續微縮創造條件。
電晶體走向3D堆疊 鈀以外的新材料也受關注
面向2045年的晶片製造，電晶體架構可能進一步從平面排列走向真正的3D堆疊。
英特爾正在研究CFET架構，將N型與P型電晶體上下堆疊，以提高單位面積內的電晶體密度。更長遠來看，晶片可能形成多層電晶體與互連結構交替堆疊的設計，但散熱、蝕刻、材料填充及製造成本，仍是必須克服的挑戰。
晶片內部的金屬互連也面臨材料選擇的問題。當互連間距縮小至約20奈米，傳統銅互連所需的襯裡材料會占據愈來愈多空間，壓縮實際導電區域。英特爾因此研究釕（Ru）等材料，希望改善極細互連線的有效電阻表現；不過，在尺寸較大的互連結構中，銅仍將扮演重要角色。
先進封裝則是提高晶片整合密度的另一條路徑。英特爾的Foveros技術已實現25微米互連間距，並持續研究10微米以下的混合鍵合技術。訪談也提及，學術研究已展現0.45微米間距的可靠性成果。
混合鍵合有望進一步提高晶片之間的連接密度，降低資料傳輸功耗，讓邏輯晶片與記憶體更緊密整合，成為未來高效能運算架構的重要技術方向。
追趕台積電不只看製程 晶圓廠也須重新設計
談到與台積電(2330-TW) 的競爭，Ranade認為，不能只以電晶體密度、效能或功耗的細微差距衡量技術實力。晶圓廠規模、良率、客戶生態系、準時交付能力及快速擴產的能力，同樣是晶圓代工業者競爭力的重要組成部分。
他認為，英特爾在技術上已具備競爭能力，但在生產規模方面仍須追趕台積電。
另一方面，先進晶圓廠的建置成本持續攀升，High-NA EUV及相關設備的投資規模已達數億美元等級。
Ranade指出，半導體產業不能永遠沿用過去數十年的製造模式，必須重新檢視無塵室設計、設備配置、製程流程及晶圓廠的建置方式，尋找成本更低、效率更高的生產體系。
更多鉅亨報導
•馬斯克再批澤倫斯基該下台！控烏克蘭菁英靠戰爭獲利、民眾孩子上戰場送命
•蘋果摺疊機iPhone Duo螢幕「超脆弱」？有人用不到6小時、折不到20次就破裂