台積電CoWoS封裝尺寸從5.5倍邁向14倍！AI晶片升級，產能需求比出貨成長更快

台積電(2330-TW)在最新法說會上指出，目前CoWoS先進封裝仍是AI客戶首選。董事長魏哲家透露，台積電已成功量產五倍光罩尺寸的先進封裝產品，良率表現良好，並持續朝九倍、十四倍光罩尺寸開發。

台積電先前於2026年北美技術論壇也揭露，5.5倍光罩尺寸CoWoS已進入生產階段，預計2028年開始生產14倍光罩尺寸產品，並與2029年推出的40倍光罩尺寸SoW-X系統級晶圓技術形成互補。

封裝尺寸持續擴大，主要是因為AI晶片需要整合更多運算核心與高頻寬記憶體(HBM)。隨著GPU運算能力提高，記憶體資料傳輸速度逐漸成為效能瓶頸，促使晶片廠商增加HBM堆疊與Chiplet數量，進一步提高封裝面積需求。

以輝達Nvidia(NVDA-US)為例，根據產業研究資料，Blackwell的中介層面積約為3.3倍光罩尺寸，Rubin預計提高至4倍，Rubin Ultra則可能達到9倍。所謂光罩尺寸，是以光刻設備單次曝光面積為基準，約830平方毫米，倍數越高，代表封裝中介層所需的面積越大。

這也讓CoWoS供需出現新的變數：未來封裝產能需求的成長速度，會高於AI晶片出貨量的增速。

原因在於，封裝面積擴大後，單顆AI晶片可能需要消耗更多中介層製造、晶片接合及其他封裝製程資源。假設AI晶片出貨量增加20%，但平均每顆消耗的瓶頸製程產能增加50%，整體等效產能需求就可能增加80%。這是簡化的假設情境，實際需求仍取決於製程架構、良率及設備效率。

對供給端而言，即使台積電持續增加設備與產線，新一代大型封裝也可能因製程複雜度提高，消耗更多新增產能，使實際可交付的封裝數量成長低於名目擴產幅度。

此外，隨著封裝尺寸擴大，傳統矽中介層的製造效率與大型ABF載板的翹曲控制也面臨更高要求，促使台積電持續發展CoWoS-L等新架構，提高大型封裝的整合與量產能力。

未來CoWoS供需是否持續吃緊，除了取決於GPU與ASIC出貨量，也需要觀察單顆晶片的封裝面積、瓶頸製程產能消耗及新規格量產良率。如果封裝資源需求增加速度持續超過有效產能擴張，CoWoS供需緊張的時間就可能比市場原先預期更長。