台積電攜手世芯、Ayar Labs，推封裝內光學 I/O 架構提升中小 IC 設計商創新
在科技界追求極致 AI 運算效能的浪潮中，資料傳輸的瓶頸日益顯著。為此，台積電的歐洲 OIP 論壇公布了一項重大技術展示，世芯（Alchip）與 Ayar Labs 聯手推出一款完全整合的封裝內光學 I/O 引擎，這項解決方案採用台積電的 Compact Universal Photonic Engine（COUPE）平台，為下一代 AI 晶片帶來了革命性的光學連接能力。
讓中小企業輕鬆擁有光學I/O以填補市場空白
根據公布資料顯示，這套全新的光學I/O解決方案具有極高的市場意義。台積電於2024年推出COUPE框架時，主要目標客戶是大型晶片開發商，例如AMD或Nvidia，這些公司有能力自行設計電子積體電路（EIC）和光子積體電路（PIC），再由台積電負責製造。
然而，許多客製化加速器的設計者通常缺乏垂直整合資源，他們不像Nvidia那樣能透過其NVL72、NVL144和NVL576等平台，控制從計算到擴展連接的整個技術堆棧。這些設計者更傾向於最大限度地授權現有技術，然後專注於開發使自家解決方案與眾不同的智慧財產（IP）。
世芯與Ayar Labs共同發布的這個產品化（production-ready）光學子系統，正是為了解決這一資源門檻。它使較小的晶片設計商能夠相對輕鬆地為其晶片添加光學連接能力，而無需像自行開發那樣預先投入數千萬美元的高昂成本。
三晶片小晶片架構實現極致整合
這項解決方案的關鍵在於其精密的協同封裝設計，它結合了Ayar Labs的矽光子TeraPHY積體電路（IC）、世芯的電氣介面晶粒、以及一個可拆卸的光纖連接器。具體而言，這個光學I/O子系統是一個三晶片小晶片（chiplet）協同封裝架構，包含以下核心組件：
世芯協定轉換器小晶片：此晶片負責加速器的UCIe-A介面，它透過UCIe-S（串流）實施各種擴展協議，包括UALink、PCIe、Ethernet和SUE。值得注意的是，世芯的協定轉換器還具有高度的彈性，能夠承載非UCIe協議，將其封裝在UCIe物理介面上，因此可與使用專有協定的計算晶粒配合使用。
世芯EIC（電子積體電路）：此組件提供低功耗的SerDes（串行器/解串器）、調變驅動器、時脈和控制功能。
Ayar Labs TeraPHY PIC（光子積體電路）：這是光學的核心，它使用矽光子技術來執行光學調變和偵測。PIC採用微環架構（microring architecture），並且為了便於製造，配備了可拆卸的光纖連接器。
單加速器頻寬超過100 Tb/s達到性能飆升
在性能方面，世芯與Ayar Labs的整合式光學I/O展現了極致的擴展能力（extreme scale-up）。該子系統可達成高達100 Tb/s的頻寬，並且支援每個加速器設備擁有超過256個光學埠。這種連接規模使得數百個處理器能夠跨越多個機架進行連接，並能被操作為單一的大型處理器。
另外，該系統還針對不同的延遲需求，該光學子系統提供了兩種主要的連結選項。首先是PAM4 CWDM，這種模式的跳躍延遲（per hop）約為100~200奈秒，位元錯誤率（BER）小於10⁻⁶。另外，提供DWDM快速跟隨器（fast-follower）部分，這種模式的延遲極低，跳躍延遲僅需20–30奈秒，位元錯誤率小於10⁻¹²。因此，除了處理器之間的超大規模互連外，可以預見的世，該解決方案將能應用於記憶體擴展上。
參考設計展示多場景應用
為了具體展示該技術的整合潛力，相關的參考設計展現了高度複雜的系統配置。該設計包括兩塊全光罩加速器晶粒、八個HBM（高頻寬記憶體）堆疊、四個協定轉換器小晶片，以及八個Ayar Labs TeraPHY光學引擎。所有這些組件都安裝在一個基板上，並整合了用於確保電源完整性的被動元件。
世芯的系統圖也詳細展示了該平台可應用的多種連接情境，涵蓋了XPU（通用處理器）至XPU、XPU至交換機、以及交換機至交換機的互連。這些應用情境表明，該解決方案不僅限於晶片內通信，更能有效地建立起具備高頻寬、低延遲和高能源效率的機架級甚至多機架級連接能力，甚至能實現光學記憶體擴展。
整體來說，透過採用以小晶片形式銷售的世芯子系統，AI加速器的開發商將能獲得過去只有少數頂級公司才有能力自行開發的超高頻寬連接方案。這項技術的普及，將加速整體AI運算硬體生態系統的發展與創新。
(首圖來源：shutterstock)