台積電與開放創新平台夥伴合作　首推業界5奈米技術設計架構

【勁報記者羅蔚舟／竹科報導】

在開放創新平台(Open Innovation Platform®,OIP)之下，台積電(TSMC)於4/3日宣布推出5奈米設計架構的完整版本，協助客戶實現支援下一世代先進行動及高效能運算應用產品的5奈米系統單晶片設計，目標鎖定具有高成長性的5G與人工智慧市場。電子設計自動化及矽智財領導廠商與台積公司已透過多種晶片測試載具合作開發並完成整體設計架構的驗證，包括技術檔案、製程設計套件、工具、參考流程、以及矽智財。目前客戶可經由TSMC Online下載整個台積電5奈米設計架構。

台積電研究發展與技術發展副總經理侯永清表示：「台積公司5奈米技術能夠提供客戶業界最先進的邏輯製程，協助他們解決人工智慧及5G所帶動對於更多運算能力的需求。在5奈米世代，設計與製程需要密切的共同最佳化，因此，我們與設計生態系統夥伴緊密的合作，以確保在客戶需要時能夠提供經由驗證的矽智財組合與電子設計自動化工具。我們總是秉持著為客戶服務的精神，協助他們在首次投片即獲得成功，並且加速產品上市的時間。」

台積電與設計生態系統夥伴合作，包括益華國際電腦科技(Cadence)、新思科技(Synopsys)、Mentor Graphics、以及ANSYS，透過台積公司開放創新平台電子設計自動化驗證專案來進行全線電子設計自動化工具的驗證，此驗證專案的核心涵蓋矽晶為主的電子設計自動化工具範疇，包括模擬、實體實作(客製化設計、自動佈局與繞線) 、時序簽核(靜態時序分析、電晶體級靜態時序分析) 、電子遷移及壓降分析(閘級與電晶體級)、實體驗證(設計規範驗證、電路佈局驗證) 、以及電阻電容擷取。透過此驗證專案，台積公司與電子設計自動化夥伴能夠實現設計工具來支援台積公司5奈米設計法則，確保必要的準確性，改善繞線能力，以達到功耗、效能、面積的最佳化，協助客戶充分利用台積公司5奈米製程技術的優勢。

Cadence總裁Aniruth Devgan博士表示：「基於與台積公司多年的緊密合作，我們在5奈米系統單晶片的設計創新持續往前推進，涵蓋下一世代人工智慧及5G的行動高效能運算及架構應用領域，我們也提升工具的機器學習能力來改善功耗、效能及面積的結果。為了進一步支援台積公司5奈米設計架構的生產版本，Cadence已經通過台積公司最新的5奈米1.0版本驗證過程，並且提供矽智財及整合的工具、流程及方法，來支援傳統與雲端環境，包括台積公司的開放創新平台虛擬設計環境，以確保客戶能夠擁有無間縫的使用者經驗。許多共同客戶已採用Cadence的工具、流程與矽智財進行全面性的生產開發，成功的完成了5奈米生產的產品設計定案。」

Mentor IC EDA部門執行副總Joe Sawicki表示：「Mentor很榮幸再次與台積公司緊密合作，採用台積公司領先業界的5奈米製程技術來協助共同客戶迅速的實現設計並推出先進的積體電路。我們的類比FastSPICE及Calibre實體驗證平台已被台積公司5奈米早期客戶採用，經由台積公司驗證的相同工具組合目前也被需要先進5奈米技術的公司所採用，推出創新的積體電路來支援行動、高效能運算、汽車、人工智慧、以及物聯網市場。」

Synopsys設計事業群共同總經理Sassine Ghazi表示：「我們與台積公司在5奈米製程技術的堅強夥伴關係涵蓋了廣泛的設計風格在低電壓環境下能夠成功的提升與優化效能、功耗與面積。透過及早且深入的合作模式，加上我們在經由台積公司驗證的數位、簽核及客製化/類比產品上積極的研發創新，讓我們的共同客戶能夠立刻且有信心的與我們進行高品質5奈米設計生產的合作。採用Synopsys的Fusion Design平台及Design Ware矽智財，設計業者能夠壓縮具有競爭力的高效能運算設計的時程，鎖定5G行動及人工智慧市場。」

（圖擷取台積電網站／台積電機台節能競賽，蓄積綠色創新動能。）