博通推頂尖 3.5D XDSiP 平台，採台積製程實現「業界首個 F2F 封裝」
博通推出 3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，為業界首個 3.5D 面對面（Face-to-Face，F2F）封裝技術，允許整合最多 6,000 平方毫米的 3D 堆疊矽片與 12 個 HBM 模組，來製作系統封裝（SiP）。第一款 3.5DXDSiP 產品將於 2026 年問世。
博通 3.5DXDSiP 採用台積電 CoWoS-L 封裝技術，可提供約 5.5 倍光罩尺寸的封裝，使總面積來到 4,719 平方毫米，將包括邏輯 IC、最多 12 個 HBM3/ HBM4 堆疊和其他 I/O 晶片。
為了將效能發揮到極致，博通建議分解運算晶片的設計，使用銅混合鍵合（Hybrid Copper Bonding，簡稱 HCB）以 F2F 方式將一個邏輯晶片堆疊在另一個邏輯晶片上。這種方法使用非微凸塊（bumpless）混合鍵合，直接連接上下矽晶片的金屬層，與依賴矽穿孔（TSV）的面對背（face-to-back）相比，是博通 3DXDSiP 平台的主要優勢。
博通指出，F2F 技術可讓訊號連結數量增加 7 倍、縮短訊號路徑，同時將晶片間介面的耗電量降低 90%，減少 3D 堆疊內運算、記憶體和 I/O 元件間的延遲時間，並實現更小的中介層（Interposer）和封裝尺寸，從而節省成本並改善封裝翹曲問題，為設計團隊在上下晶片間重新分解 ASIC 架構提供更多靈活性。
博通 ASIC 產品部資深副總裁暨總經理 FrankOstojic 表示，公司與客戶緊密合作，在台積電與EDA 夥伴的技術與工具之上，創造出 3.5DXDSiP平台。透過垂直堆疊晶片元件，博通 3.5D 平台讓晶片設計人員為每個元件搭配適當的製程，同時縮小中介層與封裝尺寸，大幅改善效能、效率與成本。
據 Tom's Hardware 報導，3.5DXDSiP 的 F2F HCB 技術很可能是台積電 SoIC-X（Bumpless）堆疊技術的專屬實作，雖採用博通專屬設計和自動化流程，由於此平台同時使用 2.5D 整合與 3D 堆疊技術，因此稱為「3.5D」。
台積電業務開發資深副總裁張曉強指出，台積電與博通在過去幾年密切合作，將台積電最先進的邏輯製程和 3D 晶片堆疊技術與博通的設計專業技術結合。
3.5DXDSiP 平台將為 Google、Meta 和 OpenAI 等公司設計客製化 AI/HPC 處理器和 ASIC，博通將提供包括 HBM PHY、PCIe 和 GbE 的廣泛 IP，甚至是小晶片全解決方案和矽光子技術，使客戶能專注於處理器單元架構。
博通 3.5DXDSiP 產品整合由台積電 N2 製造的四個運算晶片、一個 I/O 晶片和六個 HBM 模組。該公司也展示為使用該技術的客戶，提供多種不同設計。
博通目前有五項採用 3.5D 技術的產品正在開發中，大多來自主要客戶、用於不斷成長的 AI 領域，以及一項將採用 Arm ISA 與台積電 2 奈米級製程的 FUJITSU-MONAKA 處理器。
富士通資深副總裁暨先進技術開發主管 NaokiShinjo 表示，憑藉長達十多年的合作關係，富士通與博通已成功為市場帶來多代高效能運算 ASIC，博通最新 3.5D 平台使富士通下一代基於 Arm的 2 奈米處理器 FUJITSU-MONAKA 實現高性能、低功耗和低成本。
（Source：翻攝自 Tom's Hardware）
（首圖來源：博通）