華為「晶片女王」推新技術追擊台積電　喊2031年拚平1.4奈米效能

美國制裁切斷華為取得先進晶片技術的管道後，華為25日公布一套全新的晶片設計原理「韜（τ）定律」，宣稱可突破摩爾定律瓶頸，不再只靠縮小電晶體尺寸來提升效能，而是聚焦壓縮訊號延遲，目標於2031年開始生產1.4奈米晶片；相較之下，台積電先前已宣布，於 2028 年啟動該製程晶片的量產。

日經亞洲報導，中國電信龍頭企業華為因美國制裁而與全球頂級供應商斷鏈後，正持續努力尋求突破。華為25日表示，公司已找到一種新的晶片設計方法，讓它的半導體能力更接近全球晶片大廠台積電和英特爾（Intel）。

華為「晶片女王」半導體部門主管何庭波在上海舉辦的2026年 IEEE國際電路與系統研討會（ISCAS）上表示，公司在過去6年來發展出一套新的原理，稱為「韜(τ)定律」（Tau Scaling Law），希望突破摩爾定律（Moore’s Law）的限制，繼續推進先進半導體製造技術。而「韜(τ)定律」在華為內部也被稱為「何氏定律」（Her's Law），以向何庭波致敬。

不再只靠縮小！　華為推「韜(τ)定律」找新解方

「韜(τ)定律」的核心思路與過去半世紀主導半導體產業的摩爾定律截然不同。摩爾定律強調透過縮小電晶體的幾何尺寸來提升密度與效能，但隨著製程逼近物理極限，微縮的邊際效益正在遞減，成本則急劇攀升。華為提出的新原則，不再單純依賴縮小電晶體尺寸，轉向最佳化晶片內部訊號與數據傳輸效率的新路徑，縮短晶片與運算系統間的數據移動時間，以「時間縮微」取代「幾何縮微」來提升效能。

具體做法分為2個層次：在元件層面，工程師致力降低單一電晶體及微觀互連線路的電阻與寄生電容，直接縮短硬體的時間常數；在電路層面，華為則發展出「邏輯折疊」（LogicFolding）架構，透過重新結構傳統電路佈局，縮短訊號傳輸距離，降低每一條電氣訊號的負載，同時提升矽晶片上的電晶體密度。

何庭波表示，根據這項新原理，工程師可以降低訊號延遲，並穩定提升電晶體密度，讓晶片運算能力得以持續進步，突破摩爾定律的限制。她稱，「何氏定律」促成了華為全新的「邏輯折疊」晶片架構誕生，大幅提升晶片性能，並舉例華為今年稍晚將推出的麒麟（Kirin）系統單晶片為例，相較傳統設計，這款晶片的電晶體密度提高了55%，功耗效率提升41%。

何庭波表示，這些提升「並非透過新的光刻製程取得，而是在三維空間中對邏輯元件的分布進行拓樸重組」而實現。

華為喊2031拚1.4奈米晶片　追趕與台積電差距

華為表示，透過最新的晶片設計方法，公司晶片技術有望在2031年，媲美全球晶片領導廠商的1.4奈米技術。

從製程時程來看，台積電已在2025年於北美技術論壇上公布1.4奈米製程的技術規格，預計2028年進入量產。此外，台積電計畫將於2029年試產1奈米以下晶片，最快2030年啟動量產，鞏固其先進製程龍頭地位。至於英特爾目前規劃於2029年左右開始生產1.4奈米晶片。

也就是說，華為在1.4奈米的製程上，將只落後台積電和英特爾幾年而已。

何庭波表示，華為期待能就這項新定律，與全球科學家、工程師及產業夥伴密切合作，持續推動晶片與電子產業發展。

麒麟晶片能否帶動手機業務　仍有待觀察

華為表示，雖然即將推出的麒麟晶片是第一款全面採用「何氏定律」的產品，但過去6年來，公司其實已在不同程度上，把這套新方法運用在381種晶片設計上，涵蓋消費電子、網路設備，以及運算產品等領域。不過，美國制裁對華為手機業務造成特別大的衝擊。至於改版後的麒麟晶片，是否能真正帶動華為手機業務復甦，目前仍有待觀察。

何庭波1996年加入華為，在華府持續打壓下，一直主導華為尋找替代性的晶片設計方法。身為華為半導體業務部門總裁，她主導旗下晶片部門「海思半導體」（HiSilicon）的轉型，讓海思從一個小型設計團隊，發展成為全球知名的晶片設計公司，產品涵蓋智慧手機、電腦、人工智慧（AI）運算等領域。