英特爾晶圓代工突破互連微縮領域，以減材釕提升電晶體容量 25%
半導體大廠英特爾 (Intel) 宣布，晶圓代工 (Intel Foundry) 業務 2024 年 IEEE 國際電子元件會議 (IEDM) 公布新突破，有助推動半導體產業邁向下個十年及更長遠的未來。
英特爾展示有助晶圓代工改善晶片互連新材料，以減材釕（subtractive Ruthenium）提升電晶體容量達 25%。英特爾晶圓代工以先進封裝異質整合解決方案，首次讓進出量提高百倍，達成超快速晶片對晶片組裝。為了推動環繞式閘極（GAA）微縮，英特爾晶圓代工也展示矽 RibbonFET CMOS 和微縮 2D FET 的閘極氧化物模組成果，提高元件效能。
英特爾晶圓代工資深副總裁暨元件研究部總經理 Sanjay Natarajan 表示，英特爾晶圓代工持續定義和擘劃半導體產業的發展藍圖，此突破彰顯英特爾致力開發領先技術的承諾。美國《晶片與科學法案》（U.S. CHIPS Act.）支持，英特爾持續協助提升全球供應鏈的平衡。
半導體產業目標 2030 年單晶片容納 1 兆個電晶體，電晶體和互連微縮突破，搭配先進封裝，對講求能源效率、高效能和更具成本效益的 AI 應用至關重要。另外，半導體產業需要新的材料，以提升英特爾晶圓代工的 PowerVia 晶片背部供電解決方案，緩解互連密度和持續微縮的壓力，這是延續摩爾定律並推動半導體進入 AI 時代的關鍵。
英特爾晶圓代工已確立多種途徑，解決銅電晶體在節點互連微縮的限制，提升現有技術，並繼續定義和規劃環繞式閘極微縮及電晶體發展藍圖。
首先，減材釕（Ru）是為了提高晶片內的效能和互連，是新關鍵替代金屬化材料，使用薄膜電阻和氣隙，團隊率先研發測試工具展示實用、具成本效益，且適用大量生產的減材釕整合製程，具氣隙特性，不需孔洞周圍保留曝光氣隙排除區，也不需要選擇性蝕刻的自對準孔洞。採用具備氣隙特性的減法釕，可在間距 ≤25 奈米（nm）時，降低線間電容幅度高達 25%，突顯金屬化方案的減材釕在緊密間距替代銅鑲嵌的優勢。解決方案將現身英特爾晶圓代工。
其次，選擇性層遷移（Selective Layer Transfer，SLT）。為了先進封裝實現超高速晶片對晶片組裝，進出量提高百倍，英特爾晶圓代工首次展示了選擇性層遷移技術（SLT），異質整合解決方案讓超薄小晶片具有更高的彈性，相較傳統晶片對晶圓鍵合，晶粒尺寸可以更小、深寬比更高，進一步實現更高的功能密度，並為特定小晶片從一個晶圓到另一個晶圓的混合或熔接鍵合（Fusion bonding）提供更靈活且更具成本效益的解決方案，提高 AI 應用架構的效率和彈性。
第三，矽 RibbonFET CMOS。為了將環繞式閘極 RibbonFET 矽微縮推向極限，英特爾晶圓代工展示了閘極長度為 6 奈米矽 RibbonFET CMOS（互補金屬氧化物半導體）電晶體，即便大幅微縮閘極長度和通道厚度，仍有業界領先的短通道效應和效能。縮短閘極長度為摩爾定律的關鍵基石之一，這項技術進展為閘極長度微縮展開新頁。
最後，微縮 GAA 2D FET 的閘極氧化物。為了進一步加速超越 CFET 的環繞式閘極創新，英特爾晶圓代工展示 GAA 2D NMOS 和 PMOS 電晶體製造的成果，閘極長度縮小至 30 奈米，並特別專注於閘極氧化物（Gox）模組的開發。這項研究呈現了業界對二維（2D）過渡金屬二硫族化物（TMD）半導體研究，未來可能在先進電晶體製程取代矽。
英特爾晶圓代工還強調，將繼續推進業界首個 300 公釐（mm）氮化鎵（GaN）技術的研究，這是一種用於功率供電和射頻（RF）電子產品的新興技術，與矽相比，可以提供更高的效能並承受更高的電壓和溫度。這是業界首款在 300 mm GaN-on-TRSOI（trap-rich silicon-on-insulator）基板上製造的高效能微縮增強型氮化鎵金屬氧化物半導體高電子遷移率電晶體（GaN MOSHEMT）。GaN-on-TRSOI 先進設計的基板可以透過減少訊號損耗，實現更好的訊號線性度，並透過背面基板處理實現先進整合方案，在射頻和功率電子產品應用中達成更高的效能。
至於，針對英特爾晶圓代工也在 IEDM 會議闡述對先進封裝和電晶體微縮的未來願景，以滿足 AI 等各種應用需求，並確立了三個技術創新的關鍵推動力，以幫助將來 AI 更節能，包括先進記憶體整合以消除容量、頻寬和延遲瓶頸，用於互連頻寬最佳化的混合鍵合，以及有相應連接解決方案的模組化系統擴充。
英特爾晶圓代工也呼籲業界採取行動，開發關鍵的革命性創新，以實現兆級電晶體時代的微縮需求。英特爾晶圓代工開發的電晶體能夠在超低電壓運行（低於 300 毫伏特），有助解決日益嚴重的散熱挑戰，並大幅改善能耗和散熱。
(首圖來源：英特爾)