英特爾要顛覆HBM？XBM記憶體曝光、封裝成本有望大降
人工智慧（AI）時代持續推升高頻寬記憶體（HBM）需求之際，英特爾 (INTC-US) 一項最新曝光的專利，揭示其正布局全新的 HBM 替代架構，希望突破現行 HBM 在封裝成本與擴充性上的限制。
根據《Tom’s Hardware》報導，獨立科技分析師 Underfox 公開的資訊指出，英特爾於 2026 年 7 月 2 日公開的一份專利申請，描述了一種名為 Cross-Batch Memory（XBM）的新型超高頻寬記憶體架構。
該專利實際上早於 2024 年 12 月 26 日提出，其核心目標是在維持 HBM4 封裝尺寸的前提下，透過全新的記憶體製程與互連方式，降低封裝成本，同時改善製造良率。
目前 HBM 之所以能提供極高頻寬，主要依靠將多層 DRAM 晶片垂直堆疊，並利用穿矽通孔（TSV）與矽中介層，透過約 1,024 位元的超寬平行介面與 GPU 或 AI 加速器連接。
然而，這種設計雖然效能優異，卻也帶來昂貴的封裝成本與複雜布線需求，隨著 AI 晶片規模愈來愈大，「記憶體牆」已逐漸成為整體運算效能最大的瓶頸。
英特爾提出的 XBM 則改變了這套架構。
XBM 的第一項重大變革來自於結構設計。傳統 DRAM 的記憶體單元建構於前段製程，也就是電晶體通常製作所在的基礎矽層。
XBM 則改採薄膜電晶體，將 1T1C（一個電晶體、一個電容）記憶體單元移至後段製程，亦即位於電晶體層上方的金屬配線與導通孔堆疊中。
將記憶體建構於後段製程，使英特爾能將晶粒劃分為大量可獨立定址的小型記憶體區塊；這也延續了英特爾近年推動的技術方向，即利用後段製程電晶體，將記憶體直接堆疊於邏輯電路之上。
第二項改變則在於介面設計。XBM 不再採用 HBM 的超寬平行實體層介面，而是將資料序列化後，透過傳輸速率達 32 GT/s 的 UCIe 連線進行傳輸，再由基底晶粒負責序列化／反序列化處理，並將所有 I/O 訊號路由至運算晶粒。
改用標準化的 Chiplet 互連介面，使 XBM 成為真正以 Chiplet 為原生設計的架構；英特爾認為，相較於依賴矽中介層的 HBM 堆疊，這種設計可大幅簡化封裝流程並降低成本。
不過，其缺點在於 32 GT/s 已是目前 UCIe 規範所支援的最高傳輸速率，因此該介面從一開始便接近規格上限，後續可提升的效能空間相對有限。
英特爾同時也相當強調 XBM 的可修復性。基底晶粒內建專用備援通道、內建自我修復機制、解碼與除錯邏輯，以及四個由備援記憶體陣列組成的子通道，可作為上方各層記憶體晶粒發生缺陷時的可替換備援資源。
這種在封裝完成後仍能進行修復的設計，目的在於提升超高層數記憶體堆疊的整體良率。
這份專利申請有相當大的篇幅探討的並非記憶體單元本身，而是如何進行封裝與安裝。英特爾詳細介紹了 Memory-on-Package（MoP）及「反向懸伸」等封裝結構，目標是降低記憶體堆疊的 Z 軸高度。作為比較，傳統 MoP 封裝通常會增加約 300 至 350 微米的高度。
此外，新設計也取消了過去為抑制封裝翹曲所需的補強框，並改由電壓調節器直接為 DRAM 供電。這些設計正是英特爾宣稱可實現「更小、更便宜封裝」的具體技術基礎。
不過分析稱，不應將 XBM 與 ZAM（Z-Angle Memory）混為一談。ZAM 是英特爾與軟銀（SoftBank）旗下 SAIMEMORY 共同開發的新一代記憶體架構，預計將於 2026 年 VLSI Symposium 發表。
ZAM 的創新重點在於晶片接合技術，採用融合接合打造九層堆疊架構，層與層之間以厚度約 3 微米的超薄矽層相隔，而記憶體本體仍大致沿用傳統 DRAM 設計。
據報導，ZAM 的目標是達到約 HBM4 兩倍的頻寬密度，並預計於 2029 年前後實現商業化。
相較之下，XBM 則是英特爾獨立提出的專利，不僅重新設計 DRAM 電晶體本身的位置，也全面改變記憶體與運算晶片之間的互連介面。
若將兩項技術放在一起觀察，可以看出英特爾至少正同步推進兩條不同的新一代 HBM 技術路線；對於一家於 1968 年以記憶體業務起家的公司而言，這樣的策略並不令人意外。
不過，XBM 目前仍停留在專利階段，英特爾尚未公布任何相關產品或產品路線圖，因此現階段更像是在展現技術布局與研發方向，而非即將上市的產品。
除此之外，UCIe 介面已達現行規格的最高傳輸速率，採用後段製程電晶體的 DRAM 也尚未證明具備大規模量產的可行性；整體架構未來仍須證明，相較於 HBM4E 以及英特爾自家的 ZAM 技術路線，是否具備足夠的競爭優勢。
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