為AI晶片降本解套！SPHBM4新標準正式發布：砍75%引腳、捨矽中介層 速度提高300%
國際半導體標準組織 JEDEC 近日正式發布新一代高頻寬記憶體標準 SPHBM4(編號 JESD330-4)，以「標準封裝＋高速窄介面」的全新架構，直擊當前 AI 算力晶片中 HBM 封裝成本過高、先進封裝產能吃緊的產業痛點，被視為介於傳統 DRAM 與頂級 HBM 之間的務實技術路徑。
SPHBM4 核心設計邏輯為「減引腳、提速率、換基板」，相較傳統 HBM4 動輒 2048 個數據信號引腳，SPHBM4 將介面大幅削減 75% 至 512 位元寬，同時將每引腳信號傳輸速率提升四倍，從約 11Gbps 躍升至 44Gbps，彌補頻寬損失。
在 46GT/s 頂規下，其理論峰值頻寬仍可達約 2.944TB/s。容量方面支援 4 至 16 層 DRAM 堆疊，採用 24Gb 或 32Gb 單晶片，最大單堆疊容量可達 64GB。
最關鍵變革在於封裝方式。傳統 HBM4 必須透過昂貴的矽中介層 (Silicon Interposer) 與邏輯晶片連接，高度依賴台積電 CoWoS 等先進封裝產能，SPHBM4 可直接安裝於成本低廉的標準有機基板上，徹底擺脫對矽中介層及尖端封裝產能的依賴，大幅降低封裝門檻與成本。
專家指出，SPHBM4 對中國國內本土 AI 晶片產業具特殊意義。長期以來，中國國內供應鏈在 CoWoS 級先進封裝與矽中介層技術上相對稀缺，成為制約高階 AI 晶片發展的瓶頸，SPHBM4 的出現恰好提供了一條「性能可接受、成本可負擔、供應可及」的路徑，標準披露後已引發中國國內半導體廠商高度關注。
業界普遍認為，SPHBM4 並非要取代 HBM4 的旗艦地位，而是在先進封裝產能與成本雙重承壓下，為 AI 產業鏈提供一個極具彈性的新選項。
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