NVIDIA次世代GPU「費曼」架構細節曝光！傳直攻台積電1.6奈米A16製程，2028年問世
輝達傳出將跳過2奈米製程，直攻台積電 A16 開發次世代 Feynman GPU 架構。這款預計 2028 年量產的 Feynman GPU 鎖定台積電 A16 的晶背供電與光互連技術…
據半導體供應鏈消息及接近台積電的人士透露，全球 AI 晶片霸主輝達（NVIDIA）已全面展開代號「費曼」（Feynman）的次世代 GPU 微架構原型開發。
該平台作為接替即將登場的「魯賓」（Rubin）以及「魯賓 Ultra」（Rubin Ultra）系列的重磅旗艦，傳出輝達正計畫跳過常規的 N2 系列製程，直接鎖定台積電更具革命性的 A16（1.6 奈米 / 埃米級）製程技術，相關晶片預計將於 2028 年下半年正式進入量產階段。
直攻埃米級 A16 製程：超級電軌晶背供電助攻極致能效
報導指出，「費曼」GPU 微架構的核心戰略在於全面釋放台積電 A16 製程的物理優勢。與常規以微縮閘極為主的奈米節點不同，台積電 A16 節點首次導入了突破性的超級電軌（Super Power Rail, SPR）晶背供電技術，將過去繁複交織在晶片正面的電源網路徹底移至晶圓背面。
這項革命性結構徹底消除了訊號線路與供電線路之間的空間爭奪，大幅降低了晶片內部的 IR Drop（電壓降）現象，並釋放出寶貴的正面佈線層空間用於邏輯電路最佳化。藉由超級電軌供電系統的輔助，Feynman GPU 能夠在維持極高運作時脈的同時，顯著改善功耗轉換效率，為超大規模神經網路模型的高負載運算提供穩定且純淨的電力支撐。
除了前段製程的躍進，Feynman 還將深度結合多項尖端先進封裝方案，包括基於 SoIC（系統整合晶片）的 3D 芯粒（Chiplet）垂直堆疊、CoWoS-L 2.5D 先進封裝整合，以及新一代面板級封裝（Panel-Level Packaging）技術。輝達初期規劃透過 SoIC 技術將多顆運算與邏輯芯粒垂直堆疊至同一封裝結構內，大幅縮短晶粒間的實體數據傳輸路徑並極小化通訊延遲，實現超越傳統單晶片架構的超高電晶體密度。
3D SoIC 堆疊融合 CoWoS-L：打造數千瓦級數十 PetaFLOPS 算力巨獸
完成微觀層面的 3D 垂直堆疊後，Feynman 晶片還將進一步透過 CoWoS-L 或大型 CoPoS 封裝方案進行橫向巨量整合。這套多維度異質整合架構將建構出單顆功耗可能達到數千瓦規模的超高效能運算設計，整體設計目標旨在實現單系統數十 PetaFLOPS 級別的頂級運算處理能力。
在記憶體架構方面，為了解決高算力密度下日益嚴峻的「記憶體之牆（Memory Wall）」瓶頸，輝達預計將與主要記憶體合作夥伴共同開發高度客製化的次世代高頻寬記憶體，並於量產時點正式導入 HBM4E。
這類客製化高頻寬記憶體預計將採用整合特定邏輯功能的高階基礎晶粒（Base Die），例如直接在基礎層整合專屬記憶體控制器或高速數據包處理單元。透過這項「近記憶體運算（Near-Memory Computing）」與預處理機制，部分繁重的數據交換與整理作業能在進入記憶體核心前即行完成，進而依據輝達的演算法特徵最佳化整體資料吞吐量與實質運算效率。
COUPE 共封裝光學推升頻寬跨越 1 PB/s 門檻
在機架級與叢集級規模化運算中，互連通訊架構無疑是決定 Feynman 平台能否充分釋放性能潛力的最大關鍵。報導指出，輝達正計畫在 Feynman 架構中正式引入共封裝光學（Co-Packaged Optics, CPO）技術，直接在 GPU 封裝邊緣部署光學引擎與光互連通道，藉此徹底克服傳統銅纜在極高速率下所面臨的訊號衰減、高延遲與驚人散熱功耗壓力。
回顧輝達歷代機架級系統的頻寬演進路徑：
- Blackwell NVL72：現行機架的 GPU 間總頻寬約為 130 TB/s；
- Rubin 平台：次世代架構預計將總頻寬提升至 260 TB/s；
- Rubin Ultra：強化版旗艦平台則有望再度翻倍達到 520 TB/s。
面對未來多模態大模型的通訊吞吐需求，若要繼續推升系統級整體效能，Feynman 平台勢必需要依託 CPO 技術全面邁入光互連階段。藉由光訊號傳輸的無損特性，Feynman 預期將實現超過 1000 TB/s（即 1 PB/s 級別）的系統總頻寬，正式將資料中心互連能力推向 PB/s 的嶄新維度。
據悉，該項光電整合方案預計將採用台積電獨家的 COUPE（緊湊型通用光子引擎）異質整合技術來具體實踐。不過業界人士也強調，上述前瞻規劃目前仍處於供應鏈前期傳聞與早期架構研發探索階段，具體的產品微架構規格、上市時程與各階段實際部署情況，仍有待輝達與台積電後續官方公布與正式確認。