華為發布新縮放定律與邏輯折疊架構！拚晶片效能5年推進至1.4奈米
中國大陸科技巨頭「華為技術有限公司」今（25日）公布了1項新的「縮放定律」與晶片架構設計，稱該技術可在2031年前，將晶片效能等效推進至1.4奈米製程節點的水準，這是該中國科技巨頭在建立自主半導體生態系統道路上的關鍵一步。
據《南華早報》報導，華為表示，這項名為Tau（τ）縮放定律（Tau Scaling Law）的新理論，由華為科學家委員會主任、公司半導體業務部門的負責人何庭波於25日提出。她解釋，這項定律是用來指導「半導體與電子系統共同演進」的新原理。
在2026年電機電子工程師學會（IEEE）國際電路與系統研討會（ISCAS）舉行的主題演講中，何庭波表示，華為過去6年已經依據該縮放定律設計並量產了381顆晶片。
該理論也被其同業稱為「Her’s Law」，其核心概念是提出1種範式轉移，從傳統以晶體管幾何微縮為核心的摩爾定律（Moore’s Law）路徑，轉向以時間（τ）作為尺度的縮放方式。
基於該定律，何庭波同時發布1項名為「邏輯折疊」（LogicFolding）架構的核心技術創新。該架構可降低訊號傳遞過程中的電阻與電容負載，進而提升晶體管密度。
公司預期，基於該縮放定律所開發的高階自研晶片，將在2031年達到等效1.4奈米製程的晶體管密度水平。她補充，華為新一代「麒麟晶片」預計將於今年稍晚推出，並將率先導入邏輯折疊架構，以提升整體晶片效能。
此次宣布凸顯華為技術加速建立完全自主晶片創新體系的更大戰略，目標是在美國出口管制持續收緊的背景下，突破限制並適應「後摩爾定律時代」（Post-Moore Era）的技術現實。
全球半導體產業數十年來依賴摩爾定律推動運算能力指數型成長，其核心觀察是微晶片上的晶體管數量約每2年倍增。然而，隨著晶體管尺寸逐漸逼近物理與原子極限，傳統微縮路徑已顯著放緩。
這次發表可說是何庭波罕見地公開發表主題演講，也宣示其長期領導的華為半導體部門在晶片創新上的突破成果。
同時，華為晶片業務曝光度上升的另1項訊號是，其較少對外公開的「晶片基礎技術研究實驗室」，本月首次在國家電視台亮相。該場景出現在任正非於上海鰲丘湖園區接待中國國務院副總理丁薛祥的活動期間。
華為技術近年大幅強化自研的「昇騰AI晶片」與「鯤鵬處理器」，以填補輝達等美國科技晶片巨頭所留下的國內運算需求缺口。
在試圖取代輝達成為中國AI訓練與推理工作負載主要供應者的戰略中，華為規劃於2026年推出昇騰950系列，包括950PR與950DT；並分別於2027年與2028年推出昇騰960與昇騰970，其節奏將與超微半導體等AI晶片產品線形成直接競爭。這項時間表意味著華為正試圖在AI晶片世代更替中，與全球主要半導體企業同步競速。