GAA 才剛量產，英特爾、三星、台積電開始展示下一代 CFET 架構
在日前的 IEEE IEDM 國際電子元件會議上，包括英特爾、台積電和三星都展示了各自 的CFET 電晶體解決方案。其堆疊式 CFET 架構電晶體是將 n 和 p 兩種 MOS 元件相互堆疊在一起，未來將取代 GAA（Gate-All-Round），成為新一代電晶體設計，以實現密度翻倍。
根據外電報導，英特爾是首個展示 CFET 解決方案的晶圓代工廠，早在 2020 年就公開了首個早期版本。這次，英特爾則是介紹了 CFET 製造的最簡單電路之一，就是針對反相器的幾項改進。CMOS 反相器將相同的輸入電壓發送到堆疊中兩個設備的柵，並產生一個邏輯上與輸入相反的輸出，而且反相器在一個鰭上完成。英特爾還同時將電晶體使用的奈米片數量從 2 個增加到 3 個，垂直間隙也從 50nm 減小到 30nm。
另外，目前 5nm 製程節點的柵極間距為 50nm。不過，這是使用單側互連的簡單 FinFET。三星展示的 CFET 解決方案中，柵極間距 為45/48nm，比起英特爾的 60nm 要更小。儘管三星的 CFET 原型裡 45nm 柵極間距版本性能有所下降，但研究人員認為藉由對製造過程的優化，應該可以解決這個問題。
至於，三星的成功之處是能夠電氣隔離堆疊的 n 和 p 兩種 MOS 元件的漏電情況，關鍵步驟是使用一種以化學品的新型刻蝕來替代濕法刻蝕。另外，與英特爾單個電晶體使用 3 個奈米片不同，三星是成對電晶體使用單個奈米片。
最後，台積電與三星一樣，設法將柵極間距控制在 48nm，其 CFET 解決方案的特點包括一種在頂部和底部電晶體之間形成介電層的新方法，以保持間距。奈米片通常由矽和矽鍺的交替層形成，台積電則是嘗試使用矽鍺專用刻蝕方法，在釋放矽奈米線之前，於兩個電晶體之間構建隔離層。
根據目前的發展，預計 CFET 技術轉化為大規模商用的時間大概還需要 7 到 10 年的時間，在此之前仍然有許多前期準備工作要完成。
(首圖來源：shutterstock)