《COMPUTEX》聯發科衝刺AI ASIC 蔡力行：我們可以勝任
MoneyDJ新聞 2025-05-20 13:46:11 記者 萬惠雯 報導
聯發科(2454)執行長蔡力行(附圖)在2025年COMPUTEX主題演講中指出，聯發科正推動從消費性平台供應商，轉型為雲端運算、AI資料中心的技術核心供應商，不只設計晶片，更設計整體系統解決方案，而許多人質疑聯發科是為人熟知的「消費性電子產品晶片商」，是不是可以做到大型的資料中心AI晶片？蔡力行表示「Yes ,we can」，而且聯發科也已往此道路邁進，未來也將深化與超大規模雲端服務商的合作，朝向提供模組化、高效能且具彈性整合性的AI平台發展。
蔡力行表示，聯發科近年於AI相關晶片開發投入顯著資源，特別是在兩大方向上；一是針對資料中心需求設計的客製化AI晶片（ASIC），二是與NVIDIA共同開發的超級晶片平台。其中，ASIC業務的拓展，將成為聯發科打入AI基礎設施市場的關鍵基石。
蔡力行表示，聯發科切入資料中心等級的晶片設計，已有完整的實績支撐，他表示，聯發科的研發能量，已從行動晶片擴展到車用平台，甚至到兩顆大型網通晶片，其中一顆採用HBM封裝，採用chiplet架構，尺寸達91x91毫米。
蔡力行解釋，隨著AI模型規模日益龐大，晶片設計的複雜度正以指數級速度成長。其指出，現今的AI加速器晶片多為多晶粒（multi-die）架構，包含1至3顆計算核心（compute die）、多顆I/O晶粒、側邊配置高頻寬記憶體（HBM），以及上下排列的高密度I/O通道，構成極為複雜的系統晶片。
蔡力行表示，此架構往往採用3奈米製程，很快就會進入2奈米世代，並將導入224G甚至448G等級的高速互連技術，這將要求從電氣互連走向光電互連，而在此背景下，先進封裝技術與製程同等重要，蔡力行表示，「2.5D封裝已是基本門檻，產業正快速邁向3D、甚至3.5D堆疊架構」。
針對資料中心客戶的客製需求，蔡力行也指出，現今的市場正快速邁入HBM4與HBM4E記憶體世代，對晶片功耗、效能與總體營運效率（TTO, Total Throughput Optimization）提出更高要求，這也使AI ASIC晶片的設計挑戰更甚以往。
(圖片來源：資料庫)
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