Intel 率先把 High-NA EUV 帶進 18A，台積電卻延後導入：曝光成本高 2.5 倍，誰算對了這筆帳？
荷蘭半導體曝光設備巨頭艾司摩爾（ASML）在 2026 年第二季繳出亮眼成績單：單季淨銷售額高達 93 億歐元，淨利潤達 29 億歐元，毛利率為 54.0%。隨著全球 AI 基礎設施與技術蓬勃發展，先進邏輯與記憶體晶片需求持續上揚，促使晶片製造大廠紛紛加速產能擴張計畫。在這股強勁動能推升下，ASML 也決定將 2026 年全年營收預測大幅上調至 430 億至 450 億歐元。
與此同時，全球半導體曝光技術也迎來里程碑式的跨越：Intel 正式成為全球首家使用 ASML 最新一代「高數值孔徑極紫外光（High-NA EUV）」曝光機製造並出貨高量產邏輯產品的公司，將這項被視為 sub-2nm 晶片製造關鍵的技術，從實驗研發階段帶入商業量產軌道。
然而，並非所有晶圓代工巨頭都選擇在此時跟進。全球晶圓代工龍頭台積電仍採取經濟性導向的策略，認為最新一代 High-NA EUV 設備對目前的大規模量產而言過於昂貴，計畫在未來合適時機才轉向這項技術。不僅如此，台積電近期也針對 ASML 同時調漲極紫外光（EUV）與深紫外光（DUV）曝光設備價格的計畫展開談判，並表達反對。這場技術與成本的角力，也揭開半導體製造下一階段「經濟可行性」的競爭。
Intel 將 High-NA 帶進量產，但只用在特定 18A 製程層
這場 High-NA EUV 的商用首戰，從 Intel 位於美國奧勒岡州 Hillsboro 的 D1X 廠區展開。Intel 自 2024 年接收全球首台 High-NA EUV 研發機台 EXE:5000 後，持續進行測試，之後也成為首家安裝並通過第二代量產型機台驗收的企業。如今，Intel 已將 EXE 微影系統整合至 18A 製程，用於生產部分 Core Ultra Series 3「Panther Lake」處理器，相關產品也已開始向客戶出貨。
不過，High-NA EUV 並未用來製造整顆 Panther Lake，而是僅導入部分產品的特定 18A 製程層，其餘電路層仍採用既有微影技術。根據 ASML 與 Intel 公布的數據，這些使用 EXE 設備製造的製程層，晶圓良率已達現有 NXE EUV 平台的水準，顯示 High-NA 已能整合進實際量產流程。
這種從特定製程層開始導入的方式，也讓 Intel 與 ASML 能在高量產環境中持續蒐集生產數據，用於優化設備、調整曝光製程並提高機台運作時間。
設備近 4 億美元、曝光成本高 2.5 倍，台積電選擇延後導入
既然 High-NA EUV 機台在良率上已展現出與標準機台比肩的潛力，為何 Intel 依然只在少數特定層使用，而台積電甚至選擇暫不導入？背後最核心的阻礙，來自嚴苛的光學特性，以及難以忽視的經濟成本。
從技術原理來看，ASML 現有的標準極紫外光（NXE EUV）系統採用 0.33 數值孔徑，而全新一代 EXE High-NA EUV 系統則將數值孔徑提高至 0.55。高數值孔徑如同為曝光機換上進光孔徑更大的鏡頭，能捕捉更寬的光錐並聚焦成更細密、清晰的點，進而印製出線寬縮減達 60% 的微小電路圖案。
這項物理特性的提升，最大好處是能降低部分關鍵電路層對繁瑣「多重圖形化（multi-patterning）」技術的依賴。過去在單次標準曝光無法達到要求時，晶圓必須反覆經過曝光、蝕刻等多道重疊步驟，不僅拉長製程，也會增加隨機缺陷並推高整體製造成本；High-NA 則能在部分製程層以單次曝光減少這些繁複步驟，簡化生產流程並提升特徵保真度。
然而，高解析度的光學設計也伴隨物理代價。首先，由於 High-NA EUV 採用非對稱的變形光學設計（anamorphic optics），將影像在不同方向進行不同比例的縮小，導致其單次曝光視野（exposure field）縮小至標準 EUV 的一半。這也代表，在製造尺寸龐大的高效能 AI 加速器或多核心伺服器晶片時，部分製程層必須切分成兩次獨立曝光，並透過複雜的半視野拼接（half-field stitching）技術重組圖案，增加製程複雜度與出錯風險。
其次，High-NA 的景深也縮小至標準 EUV 的三分之一左右，使晶片商必須搭配厚度低於 30 奈米的極薄光阻層。然而，如此薄的光阻層在曝光時，更容易因光子隨機雜訊與隨機缺陷而形成電路斷路或橋接，增加製程控制難度。
在財務層面，成本攀升更為明顯。單台 ASML High-NA EUV 曝光機的售價高達 3.8 億至 4 億美元，幾乎是標準 EUV 機台的兩倍，單次 High-NA EUV 曝光的成本，大約是 Low-NA EUV 曝光的 2.5 倍，這也是台積電採取觀望態度的重要背景。台積電已明確表示，最新一代 High-NA 設備目前不適合大規模生產，因此在首代 1.4 奈米級 A14 製程中不會導入 High-NA EUV，而是選擇繼續使用標準 EUV 與多重圖形化技術，預估至 2029 年左右才可能迎來合適的導入時機。
台積電反對的不只 High-NA 成本，還有 EUV、DUV 同步漲價
台積電對設備成本的謹慎態度，不只展現在對 High-NA 抱持觀望，也延伸至 ASML 現行主流機台的漲價計畫。《The Information》報導，ASML 近期正與台積電商討調高標準 EUV 系統價格。與此同時，ASML 近幾週也陸續向部分客戶表態，計畫將深紫外光（DUV）曝光系統的售價提高 10%。部分中國半導體廠已同意支付較高價格，但台積電則反對 ASML 同時調漲 EUV 與 DUV 這兩類核心設備的售價。
深紫外光（DUV）曝光機雖常被視為較成熟的技術，但對台積電及整個 AI 產業鏈而言，仍是不可或缺的生產工具。一方面，AI 伺服器除了核心晶片，還需要大量由 DUV 設備製造的成熟製程晶片，用於電源管理及其他周邊控制功能。
另一方面，台積電正擴張先進封裝（CoWoS）產能，而 DUV 機台也是相關產能擴張所需的設備。CoWoS 先進封裝技術負責將高效能處理器與高頻寬記憶體（HBM）緊密相連，使其能進行高速資料交換。在全球 CoWoS 需求持續上升的情況下，台積電需要取得更多 DUV 設備，但 ASML 同時調漲 EUV 與 DUV 兩大產品線價格，也將增加台積電推進 AI 封裝產能時的設備成本。
隨著單台曝光設備逼近 4 億美元、單次曝光成本提高至 Low-NA EUV 的 2.5 倍，半導體產業接下來的競爭，考驗的不只是哪一家企業能率先推進更先進的製程，也包括誰能在龐大資本支出與量產效益之間，找到最合適的平衡。
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＊本文開放合作夥伴轉載，資料來源：《TechTimes》、《The Information》、《Tom’s Hardware》、《Hot Hardware》、《Bloomberg》、《Reuters》、ASML，首圖來源：ASML